半導体製造フロー全体像

半導体製造工程とは、前工程で素子と配線を形成し、後工程で切り出し、実装し、最終検査で出荷条件を確認する全体フローです。このページでは、工程順と役割を並べたうえで、次に確認するページまで一続きで整理します。

業界の層と会社の役割差から入りたい場合は、先に半導体業界にはどんな会社がある？会社一覧と役割分類を確認すると、EDA / ファブレス / IDM / ファウンドリ / 装置 / 材料 / OSAT の受け渡しを固定できます。

工程区分と入口ページを先にそろえるなら、半導体製造工程とは何かから入ると、前工程 / 後工程 / 装置 / 材料 / 歩留まり の接続点を最初に固定できます。

前工程: ウェーハ上に素子や配線をつくる工程
後工程: 出来上がったチップを切り出し、実装し、検査して製品化する工程

工程順で確認する

区分	主な工程	役割
基板準備	シリコン単結晶、ウェーハ加工	出発点となる高品質な基板を用意する
膜づくり	酸化、CVD、PVD	絶縁膜、保護膜、電極膜などを形成する
パターン形成	レジスト塗布、露光、現像	回路形状をウェーハ上へ転写する
形づくり	エッチング、洗浄	不要部分を削って立体構造をつくる
電気特性づけ	イオン注入、熱処理	導電性や接合特性を調整する
平坦化・多層化	CMP、再成膜、再露光	多層配線や微細構造を積み上げる
後工程	ダイシング、実装、封止、最終検査	チップを部品・製品として使える形にする

検索から入りやすいテーマ別の参照開始表

検索で確認したいこと	最初に確認するページ	次に確認するページ
半導体業界の全体像	半導体業界にはどんな会社がある？会社一覧と役割分類	半導体製造工程とは何か
半導体製造工程の全体像	半導体製造工程とは何か	このページ
露光からエッチングまでの流れ	露光とリソグラフィ	エッチング
装置カテゴリ、材料カテゴリ、評価項目の対応	工程別の装置と材料	工程別の装置シェアと競争構造
先端ロジックの主要制約	High-NA EUVの量産ボトルネック	Backside Power Deliveryとは何か
先端パッケージングと3D集積	先端パッケージングとは何か: 3D集積の全体像	3Dパッケージングの工程フローと量産課題
歩留まりと欠陥管理	歩留まりと欠陥管理	検査・計測・オーバーレイ装置の役割分担

電気特性づけ を独立した工程として整理したい場合は、ドーパント導入側のイオン注入と、活性化・欠陥回復・接触抵抗・thermal budget 側の熱処理・アニールと thermal budget をセットで確認すると、工程順の関係を確認しやすくなります。その間で source/drain の体積、応力、接触 landing をどう作るか を具体化したい場合は、ソース/ドレインエピタキシーと歪み工学を挟むと、注入 -> epi -> 熱処理 -> contact の連鎖を工程順で追えます。

パターン形成を基本から確認するなら露光とリソグラフィが出発ページです。
その先で、なぜ High-NA EUV は scanner だけで量産条件が決まらないのか を確認するなら High-NA EUVの量産ボトルネックに進むと、track、resist、inspection が同じ論点に入る理由を工程別に追えます。

同じ High-NA でも、どのレジストをどのパターンで選ぶか を先に比較したい場合は High-NA EUVレジスト比較へ進むと、CAR、MOR、dry resist、MTR の役割分担を切り分けやすくなります。

工程全体を装置カテゴリと材料カテゴリで整理したい場合は、ここから工程別の装置と材料へ進むと、どの工程でどの装置がどの材料を処理するか を一覧で固定できます。
そのあと工程別の装置シェアと競争構造とベンダー別の装置カタログ総覧を順に確認すると、工程位置、装置カテゴリ、会社別ラインアップを同じ軸で比較できます。

特に先端ロジックでは、トランジスタを作った後の BEOL配線 が回路性能の主要な制約になります。
Cu、W、Mo、Ruなどの金属選択と装置戦略は、BEOLメタライゼーションで詳しく整理しています。

その一段トランジスタ側には、source/drain と最初の配線層の間にある MOL contact があります。
Mo contact と selective deposition の量産条件では、従来 W、selective W、selective Mo の差と、表面前処理、CMP、計測まで含めた確認項目を整理しています。

その一段上の first local interconnect metal layer では、Cu dual-damascene を続けるか、Ru semi-damascene へ切り替えるかが別の論点になります。
Ru配線の量産条件では、Cu dual-damascene、Cu延命 + RuCo liner、Ru semi-damascene を比較し、direct metal etch、FSAV、air gap の役割を整理しています。

同じBEOLでも、抵抗をどこまで下げられるか と 配線間容量をどこまで下げられるか は別の論点です。
low-k と air gap の使い分け、自己発熱、TDDB、semi-damascene との接続は Low-kとAir Gapの基礎と量産論点に切り分けて整理しています。その形成順序を Ru direct etch / air gap / FSAV の単位で確認したい場合は Ru配線の量産条件を参照してください。

そのBEOLを実際に量産で成立させるうえでは、CMP が 配線段差、low-k保護、欠陥密度 を次工程が許容する状態へ整えられるかが極めて重要です。
さらに、その前後で洗浄・表面前処理・再汚染管理を組み込むと、エッチ後残渣、post-CMP clean、hybrid bonding 前の queue time を一連の工程管理として整理できます。
さらに、出来上がりをどう評価するかは検査・計測・オーバーレイ装置の役割分担と歩留まりと欠陥管理で確認できます。

また、先端ロジックでは GAAを作る だけではなく、backside power delivery で電源供給そのものをどう変えるかも、ノード差別化の主要領域になっています。
その中核 building block である Buried Power Rail を独立ページとして確認すると、なぜ track height、IR drop、front-back alignment が同じ検討項目に入るのかを切り分けられます。

同じ前工程でも、A10 / A7 / A5 / A3 で device architecture をどう切り替えるかは別の論点です。
フォークシートとCFETのロードマップでは、outer-wall forksheet が A10 向けの延長構造であり、CFET が A7 以降の候補であり、さらに A5 / A3 で forksheet 系 booster が再び必要になる流れを整理しています。

その CFET 側で、double-row cell、direct backside contact、M0 power rail の役割分担を切り分けたい場合は、CFETのM0 railとbackside contact を合わせると、device roadmap と power / signal routing の関係を同じ node 軸で追いやすくなります。

さらに、stacked MOL、shared MRW、direct backside contact、first local interconnect の境界を layer ごとに分けたい場合は、CFETのMOL接続とMRW を合わせると、CFET を transistor 構造ではなく接続モジュールの分担として切り分けられます。

前工程で起きていること

前工程では、薄膜をつける、必要な形だけ残す、不純物を入れる、表面をならす、を何度も繰り返します。
この反復の中でトランジスタや配線が積み上がり、回路として機能する構造になります。

後工程で起きていること

後工程では、1枚のウェーハの上に並んだ多数のチップを切り出し、基板に載せ、電気的につなぎ、外部環境から守り、最終的な検査を行います。

その中でも先端ロジックでは、どう包むか より どの接続密度・抵抗・電力で実装するか が主要課題になりつつあります。先端パッケージングと3D集積を確認すると、CoWoS、SoIC、Foveros、hybrid bonding が、通常の後工程と共通部分を持ちながら追加の論点を持つ理由を切り分けられます。

どこで難しさが増えるか

微細化が進むほど露光とエッチングの管理が厳しくなる
層数が増えるほど平坦化とアライメントが難しくなる
不良が少し増えるだけで歩留まりに大きく響く
工程単体ではなく工程間の相互作用が支配的になる