Mo contact と selective deposition の量産条件

一言でいうと、Mo contact は W の代替材料 ではなく、liner/barrier を減らした接点構造、表面前処理、bottom-up fill、CMP、計測 を同時に成立させたときに初めて接触抵抗を下げられる contact module です。

2026-04-23時点。
Applied Materials の 2020 年発表では、transistor contact の liner/barrier と nucleation layer を省く selective W が contact resistance bottleneck の解として示されました。
Applied Materials の 2026 年発表と Applied の Spectral 製品ページでは、その selective W benchmark からさらに最大 15% 低い critical contact resistance を selective Mo で達成すると説明しています。
さらに Lam Research の 2025 年発表と Lam の metallization ページは、Mo metallization を logic、DRAM、3D NAND の共通テーマとして位置づけています。
Mo contact の論点は、材料名 だけでなく selective deposition を量産条件へ落とし込めるか にあります。

先に切り分ける比較表

方式	接点構造	抵抗低減の主因	先に詰まりやすい工程
従来 W	liner/barrier、nucleation layer、W fill を順に積む	導電断面が小さく、抵抗を持つ界面が多い	liner/barrier 厚み、fill 完全性
selective W	liner/barrier と nucleation layer を外し、W を選択成膜する	W 体積を増やし、界面数を減らす	pre-clean、selectivity、void / seam
selective Mo	selective W に近い接点構造へ Mo を入れる	tight geometry で W より resistivity の上昇幅が小さい	界面整合、grain growth、CMP

この表の通り、W から Mo へ変える だけでは不十分です。
抵抗低減の主因は、余計な層を減らして導電断面を確保すること と 微細寸法でも電子輸送を維持できる材料へ切り替えること の両方に分かれます。

Mo contact が入る位置

このページの対象は、トランジスタの source/drain と最初の配線層の間にある middle-of-line (MOL) contact です。
GAA量産で inner spacer と contact resistance が制約になる理由が扱う inner spacer -> cavity -> epitaxy -> contact landing の最後の接点であり、BEOLメタライゼーション：Cu・Wの限界とMo/Ruの位置づけが扱う多層配線より一段トランジスタ側に近い位置です。

imec の 2019 年解説は、contact area が縮むほど source/drain contact resistance が支配的な寄生成分になりやすく、将来ノードでは 2x10^-9 Ωcm² を下回る ultralow contact resistivity が必要だと説明しています。
そのため GAA では、チャネル制御だけでなく 最初の金属接点でどれだけ電流を出し入れできるか が回路性能へ直接跳ね返ります。

従来 W contact で導電断面が減る理由

Applied Materials の 2020 年発表は、7nm 世代では contact via が約 20nm まで縮み、liner/barrier と nucleation layer が via 体積の約 75% を占有し、W fill は残り約 25% に限られると説明しています。
これでは 導電金属が細くなる だけでなく、抵抗を持つ界面が増える ため、contact resistance が急増します。

従来 W contact の制約は次の 2 点です。

liner/barrier が厚いほど、同じ contact hole でも導電断面が減る
liner、nucleation、bulk W の界面が増えるほど、接触抵抗の寄与点が増える

このため 材料が W だから悪い のではなく、狭い hole の中で W を使うために必要だった積層構造が、微細寸法では抵抗を押し上げる という整理が適切です。

selective deposition で変わる構造

Applied の Endura Volta Selective W ページでは、特殊な表面前処理で underlying metal と dielectric を整え、liner/barrier と nucleation layer を使わずに bottom-up, metal-on-metal deposition を実現すると説明しています。
この方式では、contact 全体を導電金属に近い状態で埋められるため、導電体積が増え、void と seam も減らせます。

ここでは、selective deposition は材料名の言い換えではない 点を確認します。
selective W でも selective Mo でも、先に成立させるべき条件は共通しています。

前処理で酸化膜残渣と再汚染を抑える
金属が必要な面だけで nucleation を開始させる
fill の途中で seam、void、delamination を出さない
後段の CMP と洗浄・表面前処理・再汚染管理まで含めて topography を許容範囲へ収める

selective deposition の評価軸は、成膜できたか ではなく 低抵抗の接点として次工程へ渡せるか です。

Mo でさらに下がる条件

Applied の 2026 年解説は、微細寸法では sidewall scattering が増えて W の抵抗上昇が大きい一方、Mo はその影響が小さく、tight geometry でも resistivity の上昇幅を抑えやすいと説明しています。
さらに Spectral の製品ページは、atomic-level control による bottom-up monocrystalline molybdenum が追加の 15% contact resistance 低減を支えるとしています。

ただし、Mo の利点は成膜条件が整わないと出ません。
Applied の 2026 年 1 月解説では、Mo 量産には ultra-clean interface、underlying lattice との原子レベル整合、異なる pattern density と surface condition をまたいだ grain propagation が必要だと整理しています。

工程別の確認項目

工程	最初に確認する工程条件	主要な不良モード	主に悪化する指標
surface pre-clean	酸化膜残渣、再汚染、表面終端	非選択 nucleation、界面抵抗増加	contact resistance、ばらつき
selective nucleation	金属面と絶縁面の反応差、初期成長均一性	bridge、欠膜、局所的な抵抗上昇	leakage、contact resistance
bulk fill / grain growth	bottom-up fill、結晶連続性、feature 内の温度均一性	seam、void、grain 途切れ	series resistance、局所発熱
CMP / planarization	overfill 量、dishing、protrusion	open、short、topography 不良	contact resistance、歩留まり
metrology	wafer 全面の hotspot 分布、局所 topography、欠陥頻度	異常分布の取り逃し	量産ばらつき、ramp 遅延

Applied の co-optimized process / metrology 解説は、end-of-line test や少数サンプルの failure analysis だけでは不十分で、wafer 全面から大量の on-device data を短時間で取り、成膜条件と前処理条件へ戻せる metrology が必要だと説明しています。
検査・計測・オーバーレイ装置の役割分担では、hotspot 分布、topography、欠陥種別 を pre-clean / selective nucleation / CMP のどこへ戻すかを systems 側の overview として整理しています。
Mo contact は 成膜装置の勝負 だけで終わらず、CMP と計測を含めた学習サイクルの短さ でも差が出ます。

Applied と Lam の公開整理

Applied Materials の 2026 年 2 月発表は、2nm 以降の logic 向けに selective monocrystalline Mo と selective W benchmark 比で最大 15% の contact resistance 低減 を前面に出しています。
一方で Lam Research の 2025 年 2 月発表は、ALTUS Halo を world's first HVM 向け Mo ALD と位置づけ、void-free molybdenum metallization と advanced gate-all-around logic / DRAM / 3D NAND への展開を打ち出しています。
さらに Lam の metallization ページは、Mo 実装の前提として high-temperature capability、advanced reactor and process sequence design、precise wafer temperature control、solid precursor handling を挙げています。

この 2 社の公開資料から切り分けられるのは次の点です。

Applied は logic contact resistance と CMP / metrology を含む学習サイクル を強く出している
Lam は HVM に乗る ALD metallization platform と memory を含む横展開 を強く出している
どちらも Mo は単独装置で完結しない という点では一致している

GAA、BEOL、backside との役割分担

GAA量産で inner spacer と contact resistance が制約になる理由は、contact landing に至るまでの access region を工程順で切り分けるページです。
このページは、その最後の 金属接点 を従来 W、selective W、selective Mo の差まで掘り下げています。

BEOLメタライゼーション：Cu・Wの限界とMo/Ruの位置づけは、contact の上に積まれる local / intermediate / global wiring の材料選択を扱います。
こちらのページを separate にしている理由は、MOL contact と BEOL line では 抵抗を下げる方法 も 成膜・CMP・エッチの組み合わせ も異なるからです。

その中でも first local interconnect metal layer を Ru semi-damascene で置き換える候補は、Ru配線の量産条件で切り分けています。
この並びで確認すると、MOL contact と first local interconnect を別モジュールとして切り分けられます。 CFETのMOL接続とMRW では、その間に入る stacked MOL、shared MRW、direct backside contact を CFET 向けの接続モジュールとして分けて整理しています。

Backside Power Deliveryとは何かは IR drop と routing congestion を下げる電源配線側のテーマです。
ただし transistor 直近の contact resistance が高いままなら、front-side signal routing や backside power を再設計しても access resistance の制約は残ります。