CFETのM0 railとbackside contact

CFET の議論は nMOS と pMOS を縦方向へ積む ところで止まりがちです。ですが A7 以降で本当に差が出るのは、どう接続するか と どこから電源を入れるか です。
stacked top/bottom contacts は monolithic CFET を最初に成立させる接続方式で、double-row CFET は standard cell を 3.5T まで縮める circuit-level architecture です。さらに direct backside contact と M0 power rail は、その cell に power を入れながら寄生容量を下げるための power / signal 経路として出てきます。

2026-04-23時点。
imec の monolithic CFET process flow 解説では、CFET で 5T -> 4T and beyond を狙うには transistor contacting の高度化が前提とされています。さらに 2024 VLSI の stacked contacts 実証、2024 IEDM の double-row CFET 公開、2026 年公開の mCFET booster 記事を並べると、CFET の論点は 縦積層構造、MOL contact、backside power / signal connectivity を切り分けて追わないと判断を誤りやすいことが分かります。

最初に整理する点

stacked top/bottom contacts は、monolithic CFET を frontside だけで動作させる最初の実証に必要な接続方式です。
double-row CFET は、片側を power 接続、片側を signal 接続へ分け、4T 級の cell を 3.5T まで縮めるための standard cell architecture です。
direct backside contact は、bottom device の contact を backside 側へ逃がして top device の process window を広げる方法で、imec の 2024 年実証では top device survival rate が 11% -> 79% に改善しました。
M0 power rail は、double-row CFET の power wall を MOL へ寄せて gate parasitic をさらに下げる案で、imec の 2026 年記事では A7 で追加メリットがあり、A3 では forksheet と hybrid channel orientation と並ぶ booster の一つに入ります。

1. どの接続方式が何を変えるのか

方式	power 経路	signal 経路	何が改善するか	主な量産難所
stacked top/bottom contacts	top / bottom contacts を frontside から形成	frontside 側で top / bottom を分離して routing	monolithic CFET の電気動作を最初に成立させる	bottom contact resistance、top device source/drain 形成の process window、狭い縦分離空間
double-row CFET + direct backside contact	cell boundary 側の `VSS` power wall と bottom device の backside contact	shared `MRW` で top-to-bottom signal connectivity を担う	`4T -> 3.5T`、SRAM cell の面積縮小、MOL の via 本数削減	backside patterning、dense backside wiring、front-to-back overlay
double-row CFET + M0 power rail	power wall を `MOL` へ移して power path を短くする	signal 側は MRW を継続利用	gate parasitic capacitance をさらに下げ、`A7` の追加性能余地を出す	MOL complexity、power wall の位置最適化、後続 node では追加 booster も必要

このページの比較表では、縦積層構造 と contact / power path を同じ面で比較できる形を優先しました。CFET の議論を transistor だけで止めると、A7 以降で増える MOL と backside の難所を見落としやすくなるためです。

2. なぜ frontside の stacked contacts だけでは足りないのか

imec の 2024 VLSI 公開では、electrically functional CMOS CFET devices with stacked bottom and top contacts が初めて示されました。
この実証では、18nm gate length、60nm gate pitch、50nm vertical separation の test vehicle 上で、common gate を持つ nFET / pFET を frontside から接続しています。

ここで出てきた CFET-specific module は 2 つです。

MDI (middle-dielectric isolation)
top / bottom gate を絶縁し、n / p の Vt を分けるためのモジュール
stacked bottom and top contacts
bottom contact metal fill / etch back と dielectric fill / etch back を狭い縦方向空間で成立させるモジュール

ただし同じ imec の公開では、frontside から bottom contact を作ると bottom contact resistance と top device source/drain formation の process window が制約になりやすいとも説明されています。
そのため imec は、bottom contact formation を wafer backside へ移す案も同時に評価し、top device survival rate が 11% から 79% に改善したと述べています。

ここから分かるのは、CFET は積層できれば終わり ではなく、bottom device の contact をどちら側から取るかが歩留まりと process window に直結することです。

3. double-row CFET は何を減らし、何を backside に逃がすのか

imec の 2024 IEDM 公開では、double-row CFET が A7 向けの standard cell architecture として提示されています。
この base cell では、片側が power connections 用で VSS power rail と bottom device の direct backside connection を持ち、もう片側が signal 用で MRW (middle routing wall) を持ちます。

ここで押さえたいのは、double-row CFET が CFET を 2 列に並べるだけの配置替え ではないことです。
shared MRW を使うことで、top / bottom device をつなぐための追加高アスペクト比 via を減らし、MOL processing complexity を下げながら area efficiency を上げる狙いがあります。

その MRW と stacked MOL の役割差、さらに first local interconnect metal layer との境界は、CFETのMOL接続とMRW に切り出しています。

imec の公開結果では、次の数字が示されています。

standard cell height を 4T から 3.5T へ縮小
SRAM cell 面積を single-row CFET 比で 15% 縮小
A14 nanosheet ベースの SRAM 比で 40%超 の area shrink

double-row CFET の価値は、CFET にしたから小さい ではなく、power side と signal side を分けた standard cell architecture まで含めて初めて A7 の縮小が成立することにあります。

4. M0 power rail はどの node から必要になるのか

imec の 2026 年公開記事では、double-row mCFET を A7 / A5 / A3 へ拡張するときに必要な boosters が node ごとに分けて示されています。

node	主構造	contact / power booster	追加で必要になる booster	何を補っているか
A7	double-row CFET	direct backside contact、必要に応じて `M0 power rail`	gate parasitic 最小化	`N2 nanosheet` 相当の RO performance を維持
A5	double-row CFET + outer-wall forksheet	`M0 power rail` の価値が増す	outer-wall forksheet、omega-gate	縮小で落ちる drive current と gate parasitic の補正
A3	double-row CFET + forksheet booster	`M0 power rail` が継続	hybrid channel orientation、embedded MDI	power density を抑えながら drive current を上げる

同じ imec 記事では、A7 では double-row CFET の power wall を MOL へ寄せて M0 power rail にすると追加メリットがあると説明されています。
A5 では outer-wall forksheet により gate parasitic と channel stress を改善し、A3 では hybrid channel orientation が up to 20% の drive current 改善をもたらすと整理されています。

このため M0 power rail は CFET と別系統の power 技術 ではなく、double-row CFET を A7 で成立させ、A5 / A3 へ延長するための power-side booster と読む方が実態に近いです。

5. なぜ backside patterning と overlay が支配的になるのか

CFET で backside contact を使うと、難所は 縦積層そのもの から front と back をどう合わせるか へ広がります。
imec の 2024 IEDM 公開では、bottom pMOS の source/drain への direct backside contact を、EUV backside patterning と tight overlay (<3nm accuracy) で成立させたと説明しています。

これは backside metal を付けられるか より、次の条件が量産成否を分けることを意味します。

frontside で作った source/drain と backside contact の座標を合わせ続けられるか
backside power wiring と backside signal wiring を高密度で分離できるか
wafer bonding / thinning 後でも overlay budget を維持できるか
bottom contact の改善が top device の process window 改善につながるか

この論点は、CFET 固有の contact 設計であると同時に、Backside Power Deliveryの基礎や Backside alignment / overlay metrology の要点整理と同じ front-to-back registration の問題でもあります。
M0 power rail の landing target 側を確認するには、Buried Power Railの基礎と量産論点を合わせると位置づけを分けやすくなります。

6. 実務での比較軸

CFET の contact / power まわりを比較するときは、次の順で分けると判断を誤りにくくなります。

bottom device を frontside から取るのか、backside から取るのか
ここで process window と top device survival への影響が変わる。
power side と signal side を同じ壁で処理するのか、分けるのか
double-row CFET では power wall と MRW を分離して扱う。
power wall が cell boundary にあるのか、MOL に入るのか
ここで M0 power rail の価値と complexity が変わる。
比較対象が A7 なのか、A5 / A3 なのか
A5 以降では outer-wall forksheet、omega gate、hybrid channel orientation まで booster が増える。
overlay と backside wiring density を量産前提で評価しているか
device の断面図だけではなく、front-to-back registration と backside routing まで入っているかを確認する。

まとめ

CFET の本当の論点は、縦積層できるか だけではありません。
stacked contacts、double-row standard cell、direct backside contact、M0 power rail をどの node でどこまで入れるかで、A7 以降の area efficiency、process complexity、power density が変わります。

公開一次情報を並べると、流れは次のように読めます。

まず stacked top/bottom contacts で monolithic CFET の動作を成立させる
次に double-row CFET と direct backside contact で A7 の standard cell を組む
その後 M0 power rail、outer-wall forksheet、hybrid channel orientation を node ごとに追加して A5 / A3 へ延長する

したがって CFET を評価するときは、device 名 よりも どの contact path と power path を採っているか で比較する方が判断を誤りにくくなります。