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半導体製造ラボ

CFETのMOL接続とMRW

CFET の難しさは、nMOS と pMOS を縦に積むところで終わりません。標準セルへ入れるには、top / bottom device からどこで signal を抜き、どこで power を落とし、どこまでを frontside の MOL で処理し、どこから先を backside や local interconnect へ渡すかを決める必要があります。

2026-04-23時点。
imec の monolithic CFET process flow 解説 では、CFET の量産課題として advanced MOL and backside connectivity options が明示されています。imec の double-row CFET 発表 では、A7 向け標準セルの中核として shared MRW と direct backside connection が整理され、imec の mCFET booster 解説 では M0 power rail が node 別 booster として位置づけられています。このページでは、stacked MOL、shared MRW、direct backside contact、M0 power rail がどこで役割を分けるかを比較します。

最初に整理する点

Section titled “最初に整理する点”
  • stacked MOL は、top / bottom device を frontside から独立に contact する最初の成立条件です。
  • shared MRW は、double-row CFET の signal 側を担う共用 trench で、追加の高アスペクト比 via を減らしながら 4T -> 3.5T の縮小を支えます。
  • direct backside contact は、bottom device の contact を backside 側へ逃がして top device 側の process window を広げる手段です。
  • M0 power rail は、double-row CFET の power wall を MOL へ移して power path を短くする booster です。
  • したがって CFET は transistor 構造だけで判断せず、contact、signal connectivity、power handoff、first local interconnect の分担として確認する必要があります。

1. どこで何が切り替わるのか

Section titled “1. どこで何が切り替わるのか”

まず、CFET の接続を layer ごとに分けます。

層・モジュール何をつなぐか代表例主な確認項目
source/drain contacttop / bottom device の source/drain を個別に取り出すstacked MOL、independent top/bottom contactscontact resistance、contact-to-contact isolation、top device process window
signal side connectivitytop / bottom device 間と local signal path をつなぐshared MRWvia 本数、cell height、MOL complexity
power side connectivitybottom device と power wall を backside または MOL 側へ渡すdirect backside contact、M0 power railoverlay、power path 長、gate parasitic、IR drop
first local interconnect metalMOL の上で最初の local signal metal を形成するCu local metal、Ru semi-damasceneline resistance、capacitance、via landing、yield

ここで区別すべきなのは、M0 power rail と first local interconnect metal layer が同じものではない点です。M0 power rail は CFET 標準セル内の power wall を MOL 側へ移す booster であり、first local interconnect metal layer はその一段上で signal line を形成する local metal module です。

2. 接続モジュール比較

Section titled “2. 接続モジュール比較”
モジュール位置主な役割改善したい項目主な量産課題
stacked MOLfrontside MOLtop / bottom device を独立に contact するindependent routing を成立させるtight space での bottom / top contact 形成、vertical isolation
shared MRWdouble-row CFET の signal sidetop-to-bottom signal connectivity を共用 trench で処理する追加 via を減らし 3.5T 標準セルへ縮めるtrench 形成、signal routing density、MOL process simplification
direct backside contactbottom device 側 backsidebottom device の contact を backside から取るtop device survival、frontside congestionwafer bonding / thinning、backside patterning、overlay
M0 power railMOL power sidepower wall を cell boundary から MOL 側へ移すgate parasitic、power path 長、A7 以降の追加性能power wall 位置最適化、MOL complexity、後続 node の booster 組み合わせ
first local interconnect metalMOL の上local signal metal を形成するline resistance と capacitance を下げるdirect etch、gap fill、via landing、reliability

以下の表では、どの層で何をつなぐか、何の性能を改善するか、制約がどの工程に移るか を同じ列で並べます。stacked MOL、shared MRW、direct backside contact、M0 power rail、first local interconnect metal の役割差を、接続分担と制約差が分かる形で整理します。

3. stacked MOL は何を成立させるのか

Section titled “3. stacked MOL は何を成立させるのか”

imec の monolithic CFET process flow 解説 では、MDI に加えて top / bottom source-drain contacts の独立形成が CFET-specific module として示されています。同記事では、top と bottom の contact metal の間にもう一段の vertical isolation が必要で、これを成立させる stacked MOL の proof of concept が共有されたと説明しています。

2024 VLSI の imec 発表 では、functional monolithic CMOS CFET devices with stacked bottom and top contacts が示されました。ここでの要点は、frontside からでも独立 contact は実現できる一方で、bottom contact resistance と top device source/drain formation の process window が強く連動しやすいことです。

stacked MOL の役割は、contact を上下二段へ積むことだけではありません。CFET を transistor demonstration から standard-cell integration へ移すために、top / bottom device を別々の接続対象として扱える状態 を作ることが主目的です。

4. MRW は何を減らすのか

Section titled “4. MRW は何を減らすのか”

imec の double-row CFET 発表 が示す A7 向け base cell では、片側が power 接続用、もう片側が signal 接続用に最適化されます。signal 側の中核が MRW (middle routing wall) です。

同発表では、double-row CFET 標準セルが 2 rows of stacked devices with a shared vertical signal via in between を持つと説明され、one shared MRW for every 3.7 FET で logic / SRAM cell を組めるとしています。その結果、single-row CFET の 4T から 3.5T へ縮め、SRAM cell で 15% の面積縮小、A14 nanosheet 比で 40%超 の area shrink を示しました。

ここでの要点は、MRW が signal 側の共用 trench である点です。shared MRW を使うことで、top / bottom device をつなぐための追加高アスペクト比 via を減らし、MOL processing complexity と cost を下げながら area efficiency を上げられます。
MRW は power rail の別名ではなく、signal connectivity をどこで処理するか を決める cell-level module です。

5. direct backside contact と M0 power rail は power 側をどう動かすのか

Section titled “5. direct backside contact と M0 power rail は power 側をどう動かすのか”

imec の 2024 VLSI 発表 では、bottom contact formation を backside へ移す案も示され、top device survival rate が 11% -> 79% へ改善したと説明されています。ここでの狙いは、bottom device contact を frontside の tight space から逃がし、top device 側の process window を取り戻すことです。

imec の double-row CFET 発表 では、この考え方が cell architecture にまで進み、direct backside connection が power side に入ります。同時に、EUV backside patterning と tight overlay (<3nm accuracy) が必要だと説明されています。
direct backside contact は contact resistance 改善だけでなく、frontside で抱える contact 形成の難所を backside へ移す 選択でもあります。

imec の 2026 年 mCFET booster 解説 では、A7 の double-row CFET に対して moving the power wall ... to the middle of line (MOL) として M0 power rail が示されます。A7 では追加利益、A5 / A3 ではより重要な booster として位置づけられています。

ここでの整理は次です。

  • direct backside contact は bottom device の contact 取り出し先を backside 側へ動かす
  • M0 power rail は power wall の位置を MOL へ動かす
  • MRW は signal 側の共用 connectivity を担う

この整理では、CFET の power 側は backside contact と M0 power rail で、signal 側は MRW で、frontside の独立 contact 条件は stacked MOL で、それぞれ役割が分かれています。

6. Mo contact と first local interconnect はどこでつながるのか

Section titled “6. Mo contact と first local interconnect はどこでつながるのか”

このページの対象は CFET-specific connectivity module です。一方、実際の量産ではその前後にある module も別に成立させる必要があります。

Mo contact と selective deposition の量産条件 が扱うのは、source/drain 直上の MOL contact 抵抗です。stacked MOL が top / bottom を独立に取り出せるか を扱うのに対し、Mo contact 側は 取り出した contact plug の抵抗をどこまで下げるか を扱います。

Ru local interconnect と semi-damascene の量産条件 が扱うのは、その一段上の first local interconnect metal layer です。MRW が CFET 標準セル内の signal side を整理するのに対し、Ru semi-damascene 側は 最初の local signal metal をどの module で形成するか を扱います。

言い換えると、CFET の接続を実務で分けると次の順になります。

  1. source/drain contact をどう形成するか
    例: W / selective W / selective Mo
  2. top / bottom device をどう独立接続するか
    例: stacked MOL
  3. signal side をどう共用 routing するか
    例: shared MRW
  4. power side をどこへ逃がすか
    例: direct backside contact / M0 power rail
  5. first local interconnect metal をどの module で作るか
    例: Cu local metal / Ru semi-damascene

7. A7 / A5 / A3 で何が増えるのか

Section titled “7. A7 / A5 / A3 で何が増えるのか”
nodesignal 側の主論点power 側の主論点接続面で追加される booster
A7shared MRW で 3.5T 標準セルへ縮めるdirect backside contact、必要に応じて M0 power railbackside overlay、power wall 最適化
A5MRW を維持しながら cell 密度をさらに下げるM0 power rail の利益が強まるouter-wall forksheet、omega gate
A3signal 側の routing だけでなく current boost も必要power density を抑えながら drive current を上げるhybrid channel orientation、embedded MDI、M0 power rail

この node 表は、forksheet / CFET の構造差ではなく、CFET の接続面で何を追加するか に絞った整理です。device roadmap 全体は フォークシートとCFETのロードマップ で、power/contact path は CFETのM0 railとbackside contact で、さらに細かく確認できます。

まとめ

Section titled “まとめ”

CFET の接続を整理するときは、MOL が複雑になる という一文で片付けず、どの module が何を担うかで分ける必要があります。

  • stacked MOL は独立 contact 条件
  • MRW は signal side の共用 connectivity
  • direct backside contact は bottom device contact の backside 化
  • M0 power rail は power wall の MOL 化
  • first local interconnect はその一段上の local signal metal module

この分け方で整理すると、CFET は トランジスタを積む話 ではなく、contact / signal / power / local metal の役割分担を再設計する話 だと把握しやすくなります。

関連ページ

Section titled “関連ページ”

References

Section titled “References”