フォークシートとCFETのロードマップ

forksheet と CFET は、どちらも GAA nanosheet の次 として並べられやすい構造です。ですが、公開ロードマップ上の役割は同じではありません。
outer-wall forksheet は、GAA nanosheet 系の標準セル高さをさらに下げながら A10 まで延長するための構造です。CFET は、nMOS と pMOS を縦方向へ積層して A7 以降 の標準セル密度を上げるための構造です。

加えて押さえたいのは、forksheet が CFET の前に一度だけ出てくる構造 ではないことです。imec の公開 DTCO では、CFET 側でも A5 と A3 に進む段階で outer-wall forksheet、omega gate、M0 power rail、hybrid channel orientation が追加の性能ブースターとして必要になると整理されています。
実務では、forksheet か CFET か を二択で分けるより、どのノードで何を追加しないと PPA を維持できないか で整理した方が判断を誤りにくくなります。

最初に整理する点

outer-wall forksheet は、GAA nanosheet の製造フローを大きく崩さずに A10 世代の標準セル高さと寄生容量を下げるための構造です。
CFET は、nMOS と pMOS を縦方向へ積むことで n-p separation を標準セル高さの制約から外し、4T 近辺までの高密度化を狙う構造です。
CFET の量産候補化には、MDI、stacked MOL、top/bottom 独立 contact、backside connectivity など、nanosheet にはない専用モジュールが必要です。
公開一次情報では、outer-wall forksheet -> CFET の順で役割分担されていますが、A5 / A3 の CFET では再び outer-wall forksheet と M0 power rail が重要になります。

1. forksheet と CFET は何が物理的に違うのか

構造	何が物理的に変わるか	公開ロードマップ上の位置づけ	何が改善しやすいか	主な難所
GAA nanosheet	nMOS と pMOS は横並びのまま、各素子のチャネルを積層して gate で全周制御する	2nm 世代から A14 近辺までの基準構造	electrostatics、Vmin、標準セル高さ	inner spacer、contact resistance、self-heating、配線混雑
outer-wall forksheet	標準セル境界に誘電体 wall を置き、shared n-n / p-p wall と wall-last flow を使う	GAA nanosheet 系を `A10` まで延長する構造	n-p 間隔の縮小、寄生容量低減、common gate 接続、channel stress 追加	wall 形成、cell/library 再設計、DTCO の作り込み
monolithic CFET	nMOS と pMOS を縦方向へ積み、top / bottom device を同一 footprint 内で形成する	`A7` 以降の高密度候補	標準セル高さ、effective channel width、4T 以下への拡張	MDI、stacked MOL、top/bottom 独立 contact、backside connection、高アスペクト比加工

この比較表では、CFET を採ると 標準セル高さ だけでなく MOL / backside contact の難所も一緒に増える点を押さえる必要があります。面積メリットだけで判断すると、量産条件の評価を誤りやすくなります。

2. なぜ outer-wall forksheet が A10 向けに必要になるのか

imec の outer-wall forksheet 公開記事では、GAA nanosheet が少なくとも 3 世代続く一方で、CFET の量産導入は A7 以降になるため、その間に A10 向けの延長構造が必要だと説明されています。
ここで forksheet が担う役割は、GAA を置き換えること ではなく、GAA nanosheet family を A10 まで縮小可能にすること です。

最初に提案された inner-wall forksheet は、nMOS と pMOS の間に薄い誘電体 wall を入れ、n-p 間隔を狭める構造でした。
ただし量産側では、次の制約が強く出ました。

90nm の標準セル高さを狙うと wall 幅が 8-10nm 級になり、早い工程から後続 FEOL にさらされる
p / n 専用工程のための mask を薄い wall に正確に着地させる必要がある
common gate を作りにくく、無理にまたぐと寄生容量が増える
tri-gate forked structure のため、短チャネルでの gate control が GAA より不利になる

この問題に対して outer-wall forksheet は、wall を標準セル中央ではなく cell boundary 側へ移し、しかも wall-last で作るように変えています。
imec の公開内容では、これにより次の改善が示されています。

wall 幅を 約15nm に緩められる
n / p gate を wall をまたがずに接続できる
final RMG で wall を少し etch-back して omega gate に近い包み込みを作れる
約5nm の etch-back が最適で、drive current を 約25% 押し上げるシミュレーションが出ている
wall-last のため source/drain stressor を入れやすく、full channel strain を狙いやすい

面積側では、imec は A10 outer-wall forksheet SRAM cell が A14 nanosheet 参照より 22% 小さいという結果も公開しています。
ここから分かるのは、outer-wall forksheet の価値が 新しい名称 ではなく、A10 向けの cell height、寄生容量、channel stress を同時に改善できること にあるという点です。

3. なぜ CFET が A7 以降の候補になるのか

CFET が必要になる理由は、forksheet でも 4T 近辺では十分な drive current を出しにくくなる ためです。
imec の CFET roadmap 記事では、metal pitch が 16nm 級まで狭くなる 4T 設計では、forksheet でも幅が足りず、必要な性能を維持しにくいと説明されています。

CFET では、nMOS と pMOS を縦方向へ積みます。
この構造にすると、標準セル高さを決める式から n-p separation を外せるため、同じ footprint で effective channel width を増やしやすくなります。imec はこの点を、4T and below を狙ううえでの主要理由として整理しています。

一方で、量産難度は forksheet より一段高くなります。
公開一次情報で繰り返し出てくる難所は次の通りです。

縦積層のため、fin / gate / spacer / contact の加工が高アスペクト比になる
top と bottom で異なる Vt を作るための MDI が必要になる
top / bottom の source-drain contact を分離して routing する stacked MOL が必要になる
30nm 級の vertical separation で独立 contact を成立させる必要がある
より先のノードでは backside から active device へ接続する案まで必要になる

CFET は、構造として面積が小さいから次 なのではなく、4T 以下の標準セルを狙うには横方向配置だけでは性能が足りず、縦積層と専用モジュールが必要になるから次 という整理になります。

4. 公開ロードマップでは forksheet と CFET がどう並ぶのか

imec の 2025 年公開ロードマップを、教育用に整理すると次の順です。

ノード帯	主要構造	追加で必要になる要素	何を守ろうとしているか
N2 - A14 近辺	GAA nanosheet	backside power、inner spacer 改善、library 最適化	electrostatics と量産性の両立
A10	outer-wall forksheet	wall-last、shared wall、omega gate、channel stress	90nm cell height と寄生容量の抑制
A7	monolithic CFET	double-row CFET、gate parasitic の抑制、必要に応じて M0 power rail	CFET 導入時の面積効率と性能維持
A5	CFET + outer-wall forksheet booster	shared wall、omega gate、stress booster	縮小後に落ちる drive current の補強
A3	CFET + forksheet + hybrid orientation	M0 power rail、hybrid channel orientation、eMDI	drive current と power density の両立

ここでは、forksheet は CFET の前段だけに出る技術ではない ことです。
imec の 2026 年公開記事では、A5 の mCFET にも outer-wall forksheet を組み込む必要があり、A3 ではそれに M0 power rail と hybrid orientation が追加されると整理されています。

このため、forksheet vs CFET という対立で整理すると構造の使い方を誤ります。
実際には、

A10 では forksheet が主構造
A7 では CFET が主構造
A5 / A3 では CFET の中に forksheet 系 booster が再び入る

という関係です。

5. backside power と alignment が同時に重要になる理由

CFET の面積メリットを回路性能へ変換するには、contacting と powering を同時に設計へ組み込む必要があります。
imec の mCFET 公開記事でも、A7 以降の標準セル縮小を成立させる条件として advanced technologies for contacting and powering the transistors が前提に置かれています。

ここで接続先になるのが、M0 power rail、backside contact、stacked MOL、double-row CFET です。
したがって、forksheet / CFET の話を device 単体で評価すると、実際の量産条件の評価を誤りやすくなります。

CFET で M0 power rail、direct backside contact、double-row cell をどの順で入れるかは、CFETのM0 railとbackside contact に切り出して整理しています。

その一段下の MOL 側で、stacked MOL、shared MRW、first local interconnect をどこで分けるかは、CFETのMOL接続とMRW に切り出しています。

次のページを合わせると、device 側と interconnect 側の関係を切り分けやすくなります。

6. 比較時に確認したい点

forksheet と CFET を比較するときは、次の順で確認すると混同しにくくなります。

どのノードの標準セル高さを狙っているか
A10 なのか、A7 なのか、A5 / A3 なのかで必要な booster が変わる。
n-p separation を横方向で狭めるのか、縦方向へ逃がすのか
forksheet は前者、CFET は後者。
新しい専用モジュールが何個増えるか
forksheet では wall と gate 周り、CFET では MDI、stacked MOL、independent contact が増える。
powering / contacting を frontside だけで完結させるのか
A7 以降の CFET では M0 power rail や backside contact が論点に入る。
PPA を支える booster が何か
outer-wall forksheet、omega gate、M0 power rail、hybrid orientation のどれが必要かを node ごとに分ける。

まとめ

forksheet と CFET は、どちらも GAA nanosheet の次 に見えますが、実際の役割は分かれています。
outer-wall forksheet は A10 向けの延長構造で、cell height、寄生容量、channel stress を改善するための手段です。CFET は A7 以降で n-p separation を縦方向へ移し、4T 以下の高密度化を狙う構造です。

さらに A5 / A3 では、CFET の中にも outer-wall forksheet、M0 power rail、hybrid orientation が入ります。
そのため、公開ロードマップを整理するときは 構造名の順番 ではなく、どの node で何を追加しないと performance と power density が保てないか で整理するのが有効です。